Tóm tắt
Khi nói đến khả năng chống nhiễu điện từ (EMI) của hệ thống quản lý pin (IC BMS), chúng ta cần nói đến cách bố trí hệ thống dây điện của bảng mạch in (PCB) và các bộ phận bên ngoài (EC), đây là những vai trò chính . Đừng quên, bản thân trở kháng của BMS IC cũng là một vấn đề lớn. Trên thực tế, trở kháng này sẽ có những thay đổi đáng kể do chức năng cân bằng pin của IC BMS. Cụ thể, hầu hết các IC BMS trên thị trường đều tích hợp chức năng cân bằng pin thụ động, giúp giảm đáng kể trở kháng do IC BMS gây ra. Mục đích nghiên cứu của chúng tôi là tìm hiểu tác động của các phương pháp cân bằng pin thụ động khác nhau đến mức độ miễn dịch của IC BMS. Sau đó, chúng tôi cũng đề xuất kiến trúc IC BMS mới không chỉ giảm số lượng linh kiện bên ngoài mà còn tối đa hóa tác động của việc cân bằng pin thụ động lên khả năng miễn nhiễm của IC, tức là mức phun trong thử nghiệm phun điện trực tiếp (DPI). Bằng cách này, ngay cả trong môi trường ồn ào, IC vẫn có thể duy trì các phép đo điện áp cao có độ chính xác cao.
1. Giới thiệu
Pin lithium ion (Li Ion) và hệ thống quản lý pin (BMS) đã được nghiên cứu rộng rãi nhằm mở đường cho thế hệ xe điện (EV) và xe điện hybrid (HEV) thế hệ mới. Ví dụ, một khía cạnh chính của quá trình phát triển là mô tả nhiễu điện từ dẫn truyền (EMI) từ biến tần truyền động, đây là một trong những nguồn nhiễu có thể gây nhiễu cho IC BMS. Trong đường nhiễu này, cáp, định tuyến PCB và các thành phần bên ngoài (EC) có tác động đáng kể đến khả năng miễn nhiễm của IC BMS. Các EC đang được tập trung ở đây là các tụ điện định mức điện áp cao dành cho ô tô được sử dụng để ngăn chặn hiện tượng phóng tĩnh điện (ESD). Như đã trình bày trong phần trước, cấu hình rẻ nhất cho các EC này là kết nối vi sai giữa các pin. Tuy nhiên, điều này sẽ làm tăng mức đưa vào do xuất hiện cộng hưởng trong dải tần số cấp điện trực tiếp (DPI) ([150kHz; 1GHz]), nguyên nhân là do mạng thang CL được xây dựng gây ra.
Trong trường hợp này, cân bằng pin thụ động sẽ kết nối điện trở cân bằng pin và một số linh kiện ký sinh song song với tụ điện ESD khi được kích hoạt, điều này có thể làm thay đổi mức độ suy giảm của các cộng hưởng này. Nghiên cứu này xem xét hai phương pháp cân bằng pin. Phương pháp đầu tiên là loại trừ pin hiện đang được đo bằng IC BMS, đoản mạch tất cả các pin có thể bị chập mạch, sau đó trích xuất mức phun của pin đo được trong suốt quá trình chỉnh sửa nhiệt độ để đánh giá tác động của phương pháp này đến khả năng miễn nhiễm của IC. Ngoài ra, nghiên cứu này còn so sánh hai kiến trúc sử dụng phương pháp cân bằng đầu tiên này, với điểm khác biệt chính là số lượng pin có thể được cân bằng đồng thời. Phương pháp cân bằng thứ hai là đoản mạch cùng loại pin hiện được IC đo trong một kiến trúc được đề xuất đặc biệt. Ngoài ra, do vị trí mới của các điện trở cân bằng, kiến trúc đề xuất biến tụ điện ESD thành một bộ lọc, cho phép cân bằng để giảm đáng kể trở kháng nhìn thấy ở phía BMS, từ đó hạ thấp mức tiêm. Ngoài ra, để đánh giá ảnh hưởng của điện cảm ký sinh, tác động của việc cân bằng pin ở các khoảng cách khác nhau giữa tụ ESD và IC cũng được đánh giá.
Cuối cùng, cấu trúc của bài viết này như sau: Đầu tiên giới thiệu mô hình môi trường IC BMS; Thứ hai, sử dụng phương pháp cân bằng pin thứ nhất, so sánh tác động của việc cân bằng mức độ tiêm giữa hai kiến trúc IC BMS trong quá trình chỉnh sửa; Thứ ba, giới thiệu kiến trúc đề xuất và đánh giá tác động của nó đến cân bằng mức tiêm trong quá trình đo lường GDP bằng phương pháp cân bằng thứ hai.
2. Mô hình hóa môi trường mạch tích hợp BMS
Chức năng BMS và kiểm tra dpi:Mục đích chính của BMS là đảm bảo pin hoạt động tối ưu và an toàn trong môi trường nhiễu điện từ (EMI) khắc nghiệt. Một số chức năng chính của BMS IC bao gồm đo chính xác điện áp pin và cân bằng pin thụ động để ngăn chặn sự xuống cấp của pin và đạt được khả năng khai thác năng lượng tối ưu từ bộ pin. Để mô tả khả năng của IC thực hiện các tác vụ này trong môi trường EMI khắc nghiệt, thử nghiệm cấp nguồn trực tiếp (DPI) đã được tiến hành bằng cách ghép công suất 30dBm ở chế độ chung (CM) với tất cả đầu vào IC được kết nối với pin.
Thiết lập kiểm tra DPI và các thành phần liên quan:Hình 1 cho thấy cách thiết lập DPI được sử dụng trong nghiên cứu này, sử dụng sản phẩm IC BMS có thể giám sát tới 18 pin. Cài đặt này giới thiệu các siêu tụ điện để tạo ra các bộ pin có điện áp cao hơn 80V sử dụng pin 12V và ổn định trở kháng ở phía bộ pin. Từ Hình 1, có thể thấy các phương pháp mô hình hóa hiện nay tập trung vào các thành phần như bộ pin và cáp 30cm ở mỗi bên của PCB, siêu tụ điện, đầu nối, dây PCB trên bo mạch siêu tụ điện và bo mạch IC BMS, các bộ phận bên ngoài (EC). ) trên bo mạch IC BMS và trở kháng do chính BMS tạo ra.
Mô hình hóa môi trường IC BMS:Từ Hình 2, đầu vào IC BMS được mô hình hóa bằng tụ điện C {L} (30pF) đại diện cho công tắc cân bằng pin thụ động bên trong, có công tắc bật điện trở Ron=0,25 Ω. Tụ điện C {d} (47nF) được sử dụng cho mục đích ESD là EC được quan tâm, sử dụng cấu hình rẻ nhất. Mô hình này cũng bao gồm điện trở ký sinh và độ tự cảm của C {d} (điện trở ký sinh R {d} nhận các giá trị ở tần số 100 MHz trở lên), đồng thời xem xét hành vi ký sinh của tụ điện C {i} (330pF) được đưa vào. Do có giá trị điện dung C {d} tương đối cao nên hiệu ứng điện dung của việc định tuyến cáp và PCB chưa được xem xét. Pin được mô hình hóa bằng cách sử dụng nguồn điện áp lý tưởng vì bộ pin và dây cáp được nối ngắn mạch bằng siêu tụ điện. Tất cả các thông số của 18 pin trong Hình 2 đều tương tự nhau, bỏ qua sự không khớp về khoảng cách giữa mỗi pin và chân IC. Model này có hiệu quả trong phạm vi [150kHz, 200 MHz].
Tình huống liên quan đến chân IC và kiến trúc:Trong Kiến trúc 1, có chân C {Bx} được sử dụng để đo điện áp pin và cân bằng pin thụ động, cũng như chân C {Tx} chỉ được sử dụng để đo điện áp dự phòng của pin. Phép đo thông qua chân C {Tx} được thực hiện bởi bộ chuyển đổi tương tự sang số (DT ADC) theo thời gian rời rạc, do đó cần có bộ lọc khử răng cưa (AAF, tức là R {f} và C {f}); Phép đo thông qua chân C {Bx} được thực hiện bằng bộ chuyển đổi tương tự sang số (CT ADC) thời gian liên tục mà không cần AAF. Phần tiếp theo sẽ giới thiệu Kiến trúc 2 và phương pháp cân bằng đầu tiên được sử dụng trong nghiên cứu này để cải thiện khả năng miễn nhiễm của IC BMS. Nó cũng sẽ so sánh mức suy giảm mức tiêm do phương pháp cân bằng pin thụ động đầu tiên mang lại giữa Kiến trúc 1 và Kiến trúc 2. Ngoài ra, nghiên cứu này giả định rằng quá trình kích hoạt cân bằng pin kéo dài trong vài trăm micro giây, đủ để đo điện áp của pin quan tâm và do đó sẽ không có tác động đáng kể đến trạng thái sạc của pin cân bằng.
3. Sự khác biệt về kiến trúc BMS IC, vấn đề cộng hưởng và tác động của phương pháp cân bằng đầu tiên
Sự khác biệt về kiến trúc và hiện tượng cộng hưởng:Cách sắp xếp chân của IC BMS, số lượng và loại bộ chuyển đổi tương tự sang số (ADC) được sử dụng và các khía cạnh kiến trúc khác ảnh hưởng trực tiếp đến các thành phần bên ngoài. Trong Kiến trúc 1 (Hình 2), ngoại trừ C_{B0} và C_{B19}, mỗi chân C_{Bx} được chia sẻ bởi hai pin. Do cần thiết lập R_ {b} trên từng dấu vết PCB dẫn đến chân C{{10}}{Bx} trong thử nghiệm DPI để hạn chế chuyển đổi từ chế độ thông thường (CM) sang chế độ vi sai (DM), các pin liền kề không thể được cân bằng đồng thời và các pin lẻ và chẵn cần được cân bằng ở các khoảng thời gian khác nhau. Kiến trúc 2 (Hình 3) có thêm một chân C {Bx \ _ H} có thể cân bằng đồng thời các pin liền kề, nhưng nó sẽ làm tăng kích thước chip, số lượng chân cắm và các thành phần bên ngoài (R {b}). Mạng hình thang CL bao gồm L_ {T} (L_ {u}+L_ {0}+L_ {a}) và C{22}}d} sẽ tạo ra nhiều cộng hưởng có tần số tương đối thấp (dưới 10 MHz). Trong các ứng dụng thực tế, cáp kết nối IC BMS và bộ pin có thể dài tới 2 mét, điều này sẽ làm giảm tần số cộng hưởng và nâng cao hệ số chất lượng. Mặc dù R_ {T} (R_ {u}+R_ {0}+R_ {a}) có thể làm giảm sự cộng hưởng ở một mức độ nhất định, hiệu quả là không đủ.
Phương pháp cân bằng thứ nhất và tác động của nó đến mức phun:Phương pháp cân bằng đầu tiên được xem xét trong nghiên cứu này là trích xuất điện áp cực đại đến cực đại của pin thứ nhất (C{0}}{L1}) trong mô phỏng DPI trong khi cân bằng các pin khác. Đối với kiến trúc 1, chỉ các pin số lẻ (không bao gồm pin 1) mới được cân bằng, vì việc cân bằng các pin số chẵn (bắt đầu từ pin 2) sẽ làm thay đổi dòng điện một chiều (DC) của pin 1, không phù hợp với các kịch bản đo thực tế. Đối với kiến trúc 2, tất cả các pin ngoại trừ pin 1 đều có thể được cân bằng. Đánh giá bằng cách tiến hành mô phỏng nhất thời trong môi trường gia vị (cung cấp đủ độ ổn định theo chu kỳ cho tín hiệu, trích xuất điện áp đỉnh đến đỉnh trung bình trong khoảng thời gian cụ thể và lấy đủ điểm trong phạm vi [150kHz; 200 MHz]). Kết quả cho thấy cân bằng pin thụ động làm giảm biên độ cộng hưởng như mong đợi ở tần số thấp, nhưng lại tăng mức tiêm ở tần số cao (khoảng 150 MHz). Kiến trúc 2 có tác động lớn hơn đến mức phun do cân bằng pin ở tần số thấp, vì nó có thể cân bằng đồng thời nhiều pin hơn và tạo ra nhiều giảm chấn hơn; Ở tần số cao, mức tiêm vốn có của nó thấp hơn so với kiến trúc 1 và sau khi kích hoạt cân bằng pin, chỉ có một chút cải thiện ở tần số cao. Ngoài ra, còn có sự cân bằng giữa giá trị của điện trở cân bằng pin $R_ {b} $ và mức phun. Việc giảm R_ {b} sẽ tăng cường sự suy giảm cộng hưởng tần số thấp nhưng làm suy yếu sự suy giảm cộng hưởng tần số cao, trong khi việc tăng R_ {b} sẽ có tác dụng ngược lại.
4. Phân tích phương pháp cân bằng thứ hai và đề xuất kiến trúc mới
Phân tích các kịch bản lý tưởng và chiến lược cải tiến:Để đánh giá tác động của việc cân bằng pin đối với sự cộng hưởng tần số thấp, hãy phân tích một kịch bản lý tưởng và đơn giản hóa (tương tự như kiến trúc 1 nhưng đã được đơn giản hóa). Ở tần số dưới 5 MHz, siêu tụ điện có thể được coi là ngắn mạch do giá trị điện dung cao (10F) và các thông số ký sinh (ESR điện trở nối tiếp tương đương, ESL điện cảm nối tiếp tương đương) thấp trong phạm vi này; Khi xem xét cộng hưởng tần số thấp, C {L} có thể bị bỏ qua; Việc sử dụng mạng hình thang đơn giản không có tải bên ngoài sẽ thuận tiện cho việc phân tích. Đối với tổng trở kháng trong trường hợp này (Công thức 1), tần số cộng hưởng được tính bằng biểu thức cụ thể (Công thức 2). Người ta nhận thấy rằng theo các tham số đã cho, phân biệt của Công thức 2 là âm, có hai nghiệm ảo và phần thực phản ánh sự suy giảm cộng hưởng (trạng thái giả tuần hoàn, Công thức 3). Đối với kịch bản thực hiện đơn giản hóa việc cân bằng pin trong Hình 7b, đa thức cộng hưởng đã được tính toán (Công thức 4). Người ta nhận thấy rằng việc giảm điện trở R càng nhiều càng tốt có thể làm cho các biểu thức phân biệt đối xử dương hơn của chỉ số cộng hưởng, làm giảm đáng kể tần số cộng hưởng, nhưng một số cộng hưởng vẫn ở trạng thái giả định kỳ. Hệ số suy giảm (Công thức 5) chỉ ra rằng nếu R đủ thấp, việc cân bằng pin có thể ảnh hưởng đáng kể đến mức tiêm. Mặc dù việc tăng điện trở có thể cải thiện R_ {T} nhưng điều này không khả thi đối với kiến trúc 1 và 2 vì nó sẽ làm giảm độ chính xác đo của chân C_ {Tx} trong quá trình cân bằng pin.
Đề xuất kiến trúc mới và đánh giá hiệu năng:Đề xuất kiến trúc mới trong đó phép đo chân C {Tx} sử dụng bộ chuyển đổi tương tự sang số (CT ADC) thời gian liên tục mà không cần bộ lọc khử răng cưa (AAF, tức là R {f} và C {f}) , phép đo chân C {Bx} sử dụng bộ chuyển đổi tương tự sang số (DT ADC) theo thời gian rời rạc và điện trở cân bằng R {b} được di chuyển trước tụ ESD C {d}, tiết kiệm linh kiện và tăng cường điện áp thấp suy giảm cộng hưởng tần số. Để tránh lỗi đo trong quá trình cân bằng pin, phép đo C {Tx} được thực hiện trước R {b}. Phương pháp cân bằng thứ hai cân bằng pin đang được đo (chẳng hạn như ô x, Hình 8) để giảm mức phun của chân C {Tx}. Kiến trúc mới tối đa hóa tác động của việc cân bằng pin lên mức đưa vào DPI bằng cách đặt R {b} trước C {d} và đưa C {d} đến gần IC hơn. Kết quả mô phỏng cho thấy kiến trúc mới có mức tiêm vốn có thấp hơn kiến trúc cũ khi cân bằng pin không được kích hoạt (Hình 5) và có thể thu được sự suy giảm đáng kể khi C {d} được đặt ở khoảng cách hợp lý với IC ( 0.5cm hoặc 1cm) (Hình 9). Tuy nhiên, có sự đánh đổi về hiệu suất ESD trong kiến trúc mới. Trong kiến trúc 1 và 2, khi xảy ra sự kiện ESD, C {d} cung cấp đường nối đất có trở kháng thấp cho chân, trong khi ở kiến trúc mới, R {b} gây ra rủi ro điện áp cao cho chân C {Tx}. Do đó, R {b} cần chọn một giá trị thích hợp hoặc đặt một thiết bị kẹp bên trong lên C {Tx} để giảm bớt vấn đề. Công việc trong tương lai sẽ tập trung vào việc cải thiện hiệu suất ESD của kiến trúc mới.
5. Tóm tắt
Nghiên cứu này đề xuất mô hình mạch tích hợp hệ thống quản lý pin (BMS IC) để mô phỏng phun điện trực tiếp (DPI) thực tế, đề xuất phương pháp cân bằng pin đầu tiên để giảm mức phun trong quá trình chỉnh sửa và so sánh hiệu suất của hai kiến trúc theo phương pháp này. Bằng cách thiết lập một mô hình phân tích đơn giản, khám phá tác động của việc cân bằng pin đến mức suy giảm của cộng hưởng tần số thấp và xác định các chiến lược để giảm sự ghép của nhiễu quan trọng ở tần số thấp. Đề xuất kiến trúc mới giúp giảm số lượng thành phần bên ngoài và mức tiêm, khiến việc cân bằng pin trở nên quan trọng hơn đối với khả năng miễn nhiễm IC.
Kiến trúc mới có những hạn chế liên quan đến hiệu suất phóng tĩnh điện (ESD). Công việc trong tương lai sẽ tập trung vào việc đánh giá hiệu suất ESD của kiến trúc mới và khám phá các biện pháp cải tiến khả thi mà không tăng quá mức số lượng thành phần bên ngoài, nhằm tối ưu hóa hiệu suất tổng thể của kiến trúc mới, áp dụng nó tốt hơn vào các hệ thống quản lý pin thực tế, cải thiện hiệu suất của hệ thống trong khả năng tương thích điện từ, đảm bảo hệ thống quản lý pin hoạt động ổn định trong môi trường điện từ phức tạp, đồng thời cân bằng giữa chi phí và hiệu suất.